科技领域近日迎来重大突破，英特尔在高性能计算（HPC）与人工智能（AI）数据中心领域，展示其在大规模芯片封装技术上的全新成果。这一技术能够突破传统光罩尺寸限制，构建出面积超过常规12倍的巨型芯片，为未来算力发展开辟新路径。
传统芯片制造受限于光罩极限，即光刻机单次曝光的最大面积。英特尔此次通过拼接技术，成功突破这一瓶颈，为制造更大规模的芯片提供了可能。为应对未来算力需求，英特尔设计了两种极具前瞻性的概念架构：一种集成4个计算模块与12个高带宽内存（HBM）位点；另一种则更为激进，集成了16个计算模块与24个HBM位点，展现出其在芯片设计上的强大实力。
这一封装方案采用精密的3D堆叠结构，底层基础晶圆（Base Die）采用Intel 18A-PT工艺制造。该工艺引入背面供电技术，将供电线路从正面转移至背面，有效提升了逻辑密度与电源稳定性。这一创新设计如同将房屋电线埋于地下，为地面房间（晶体管）腾出更多空间传输数据，从而优化芯片性能。
基础晶圆内集成了大量静态随机存取存储器（SRAM）缓存，其设计思路与“Clearwater Forest”处理器相似。后者采用18A工艺节点制造，三单元基片方案中集成了576 MB的L3缓存。由此可推测，Intel 18A-PT工艺将进一步优化并增加未来芯片中的SRAM数量，提升数据处理效率。
在基础晶圆之上，是主计算模块（Tile），采用Intel 14A或14A-E工艺制造，包含AI引擎或CPU核心。两者通过Foveros Direct 3D技术进行垂直互连，利用混合键合技术实现了极小间距的高速通信，确保数据在芯片内部高效传输。
为解决多芯片间的通信瓶颈，英特尔部署了下一代嵌入式多芯片互连桥接技术（EMIB-T）。该技术引入硅通孔（TSV），如同在芯片之间修建了一座“高速立体高架桥”，不仅支持水平连接，还能通过硅通孔进行垂直连接，大幅提升了带宽并支持更大规模的模块集成。
在存储方面，这一封装方案展现出极高的兼容性，支持HBM3、HBM4乃至未来的HBM5标准。顶层芯片设计可容纳多达24个HBM位点，或集成48个低功耗双倍数据速率5x（LPDDR5x）控制器。这种极高的内存密度，将为处理大规模AI模型和数据中心工作负载提供关键支撑，满足未来数据爆炸式增长的需求。
此次技术展示不仅是英特尔工程能力的体现，更是其代工服务（Intel Foundry）争取外部客户的重要信号。虽然18A节点主要用于英特尔自家产品，但14A节点被明确设计为面向第三方客户的开放工艺。英特尔正通过展示这一高度可扩展的封装生态系统，试图证明其在制造和封装领域的领先地位，以期在经历项目挫折后，凭借未来产品及代工订单重回行业巅峰。
