英特尔代工服务部门近日公布了一项技术成果，展示了一款专为验证先进封装制造能力设计的“AI芯片测试载具”。这一测试平台并非面向终端市场，而是作为验证工艺可行性的工程样机，类似于汽车行业中的概念车或测试车型，用于验证制造工艺和设计思路的可行性。
根据技术文档披露，该测试载具采用系统级封装（SiP）架构，其光罩尺寸达到常规设计的8倍。内部集成4个大型逻辑计算单元、12个HBM4级别内存堆栈以及2个I/O单元，形成高密度计算架构。值得注意的是，此次展示的方案与上月公布的“16逻辑单元+24内存堆栈”概念模型形成对比，明确体现了英特尔当前已具备的量产制造能力。
在核心工艺层面，测试平台搭载英特尔最先进的18A制程技术，整合了RibbonFET全环绕栅极晶体管与PowerVia背面供电两项突破性技术。前者通过3D栅极结构提升晶体管密度，后者则通过将供电网络转移至晶圆背面，优化信号传输路径并降低功耗。
互连技术方面，英特尔采用EMIB-T 2.5D嵌入式桥接方案，通过在桥接器内部集成硅通孔（TSV）实现电力与信号的横向及垂直传输。这种设计使互连密度显著提升，同时支持高达32 GT/s的UCIe接口标准，为芯粒间高速通信提供保障。在3D封装领域，Foveros技术体系（涵盖2.5D、Foveros-R及Foveros Direct 3D变体）被用于垂直堆叠芯粒，底层18A-PT基础芯片可承担大容量缓存或辅助计算任务。
供电系统创新是该平台的另一亮点。英特尔引入Semi集成电压调节器（IVR），并结合嵌入式同轴磁性电感器（CoaxMIL）与多层电容网络（如Omni MIM），构建全链路供电解决方案。与台积电CoWoS-L将电压调节器置于中介层的设计不同，英特尔选择将供电模块部署在每个堆栈及封装下方。这种布局可有效应对生成式AI工作负载引发的瞬时电流波动，在维持电压稳定性的同时避免性能损耗。
